AIX Portal: Статьи Hardware: Архитектура и терминология процессоров POWER  

Архитектура и терминология процессоров POWER

 

Архитектура процессорa POWER5


Кристалл POWER4, POWER4+, POWER5, POWER5+, POWER6 - двухпроцессорный, или, по-другому, на нём находится 2 процессорных ядра. Это - "честные", аппартаные ядра, у каждого свой L1 кэш, L2 кэш - общий. L3 кэш - общий, внешний.

В терминах IBM core = way = processor (ядро = процессор).

POWER5

L1 кэш инструкций – двухпоточный, ассоциативный, с политикой замещения LRU (Least Recently Used). L1 кэш инструкций когерентен с L2 кэшем.

L1 кэш данных – четырёхпоточный, ассоциативный, с политикой замещения LRU (Least Recently Used). Модифицированные данные в L1-кэше не хранятся.

L2 кэш доступен обоим ядрам на чипе. Он поддерживает полную аппаратную когерентность с системой и может поддерживать интервенцию данных в ядра на других чипах POWER5.
1.88 МБ (1920 КБ) L2 кэш физически реализован трёмя слоями, каждое размером 640 КБ. Каждый слой имеет отдельные контроллеры. Каждое ядро имеет независимый доступ к каждому контроллеру. Слои – десятипоточные, ассоциативные. Десятипоточная ассоциативность (по сравнению с восьмипоточной на POWER4) позволяет снизить замусориванние кэша путём предоставления болльшего количества мест для хранения данных на каждой линии.

L3 кэш - 36 МБ, доступный обоим ядрам на процессорном чипе POWER5. Он обеспечивает полную аппаратную когерентность с аппаратурой системы и может обеспечивать интервенцию данных в ядра на других процессорных чипах POWER5. Логически, L3 – встроенный (inline) кэш. L3 кэш – не подмножество L2 кэша; одна и та же строка никогда не находится в них обоих одновременно. L3 кэш реализован как внешний, отдельный MLD чип, но его каталог находится на процессорном кристалле. Это помогает процессору проверять каталог после промаха по L2 без дополнительной задержки. L3 кэш в POWER5 находится на процессорной стороне фабрики. Этот дизайн позволяет обслуживать промахи по L2 кэшу чаще, избегая трафика на междучипном соединении.

Контроллер памяти также находится на чипе POWER5, что позволяет снизить задержки при доступе к памяти.

Читайте далее - как устроены многопроцессорные SMP системы?

 

При подготовке статьи использовались материалы из открытых источников в сети Интернет.

©Дмитрий Миронов . 30 августа 2007 г.
Воспроизведение материала, полное или частичное, без согласия автора запрещено.
Правила портала.

Вы можете обсудить эту статью на Форуме.